JOVAN

EVI

ARHITEKTURA

UNARA

EDUKACIONI RA

UNARSKI SISTEM

ARHITEKTURA I ORGANIZACIJA

UNARSKOG SISTEMA

Beograd 2002.

PROCESOR ................................................................................................................... 41

4.1

PERACIONA JEDINICA

.............................................................................................. 41

4.1.1

Blok registri ...................................................................................................... 42

4.1.2

Blok operacije .................................................................................................. 50

4.1.3

Blok interfejs .................................................................................................... 57

4.1.4

Blok prekidi...................................................................................................... 66

4.2

PRAVLJA

KA JEDINICA

............................................................................................ 72

4.2.1

Dijagram toka operacija ................................................................................... 72

4.2.2

Algoritam generisanja upravlja

kih signala ..................................................... 74

4.2.3

Realizacija upravlja

ke jedinice ..................................................................... 100

4.2.3.1

Oži

ena realizacija ..................................................................................... 100

4.2.3.1.1 Sekvenca upravlja

kih signala za upravlja

ku jedinicu oži

ene

realizacije ............................................................................................. 100

4.2.3.1.2 Struktura upravlja

ke jedinice .............................................................. 116

4.2.3.2

Mikroprogramska realizacija ..................................................................... 123

4.2.3.2.1 Mikroprogramska realizacija sa mešovitim formatom mikroinstrukcije ...

............................................................................................................. 123

4.2.3.2.1.1 Format mikroinstrukcije ............................................................... 123

4.2.3.2.1.1.1 Operacioni deo mikroinstrukcije ........................................... 124
4.2.3.2.1.1.2 Upravlja

ki deo mikroinstrukcije .......................................... 131

4.2.3.2.1.2 Mikroprogram ............................................................................... 132
4.2.3.2.1.3 Struktura upravlja

ke jedinice ...................................................... 144

4.2.3.2.2 Mikroprogramska realizacija sa vertikalnim formatom mikroinstrukcija .

............................................................................................................. 150

4.2.3.2.2.1 Formati mikroinstrukcija .............................................................. 150

4.2.3.2.2.1.1 Operacione mikroinstrukcije .................................................. 151
4.2.3.2.2.1.2 Upravlja

ke mikroinstrukcije ................................................ 153

4.2.3.2.2.2 Sekvenca upravlja

kih signala po koracima za upravlja

ku jedinicu

sa vertikalnim formatom mikroinstrukcija ................................... 155

4.2.3.2.2.3 Mikroprogram ............................................................................... 164
4.2.3.2.2.4 Struktura upravlja

ke jedinice ...................................................... 175

4.2.3.2.3 Mikroprogramska realizacija sa nanoprogramiranjem ........................ 182

MEMORIJA ................................................................................................................. 195

5.1

OPERACIONA JEDINICA

............................................................................................. 195

5.2

UPRAVLJA

KA JEDINICA

.......................................................................................... 198

5.2.1

Dijagram toka operacija ................................................................................. 198

5.2.2

Algoritam generisanja upravlja

kih signala ................................................... 199

5.2.3

Sekvenca upravlja

kih signala za upravlja

ku jedinicu oži

ene realizacije .. 202

5.2.4

Struktura upravlja

ke jedinice ........................................................................ 204

ULAZNO/IZLAZNI URE

AJI .................................................................................. 207

6.1

PERIFERIJA

............................................................................................................... 207

6.1.1

Operaciona jedinica ........................................................................................ 207

6.1.2

Upravlja

ka jedinica ...................................................................................... 209

6.1.2.1

Dijagram toka operacija ............................................................................. 210

6.1.2.2

Algoritam generisanja upravlja

kih signala ................................................ 211

iii

6.1.2.3

Sekvenca upravlja

kih signala za upravlja

ku jedinicu oži

ene realizacije .....

.................................................................................................................... 214

6.1.2.4

Struktura upravlja

ke jedinice .................................................................... 216

6.2

KONROLER PERIFERIJE BEZ DIREKTNOG PRISTUPA MEMORIJI

..................................... 218

6.2.1

Operaciona jedinica ........................................................................................ 218

6.2.1.1

Blok registri ................................................................................................ 219

6.2.1.2

Blok interfejs .............................................................................................. 224

6.2.2

Upravlja

ka jedinica ....................................................................................... 230

6.2.2.1

Upravlja

ka jedinica magistrale ................................................................. 231

6.2.2.1.1 Dijagram toka operacija ....................................................................... 231
6.2.2.1.2 Algoritam generisanja upravlja

kih signala ......................................... 232

6.2.2.1.3 Sekvenca upravlja

kih signala za upravlja

ku jedinicu oži

ene

realizacije .............................................................................................. 238

6.2.2.1.4 Struktura upravlja

ke jedinice .............................................................. 241

6.2.2.2

Upravlja

ka jedinica periferije ................................................................... 244

6.2.2.2.1 Dijagram toka operacija ....................................................................... 244
6.2.2.2.2 Algoritam generisanja upravlja

kih signala ......................................... 246

6.2.2.2.3 Sekvenca upravlja

kih signala za upravlja

ku jedinicu oži

ene

realizacije .............................................................................................. 252

6.2.2.2.4 Struktura upravlja

ke jedinice .............................................................. 256

6.3

KONTROLER PERIFERIJE SA DIREKTNIM PRISTUPOM MEMORIJI

.................................. 258

6.3.1

Operaciona jedinica ........................................................................................ 259

6.3.1.1

Blok registri ................................................................................................ 260

6.3.1.2

Blok interfejs .............................................................................................. 266

6.3.2

Upravlja

ka jedinica ....................................................................................... 277

6.3.2.1

Upravlja

ka jedinica magistrale ................................................................. 279

6.3.2.1.1 Dijagram toka operacija ....................................................................... 279
6.3.2.1.2 Algoritam generisanja upravlja

kih signala ......................................... 279

6.3.2.1.3 Sekvenca upravlja

kih signala za upravlja

ku jedinicu oži

ene

realizacije .............................................................................................. 285

6.3.2.1.4 Struktura upravlja

ke jedinice .............................................................. 288

6.3.2.2

Upravlja

ka jedinica periferije ................................................................... 290

6.3.2.2.1 Dijagram toka operacija ....................................................................... 290
6.3.2.2.2 Algoritam generisanja upravlja

kih signala ......................................... 292

6.3.2.2.3 Sekvenca upravlja

kih signala za upravlja

ku jedinicu oži

ene

realizacije .............................................................................................. 297

6.3.2.2.4 Struktura upravlja

ke jedinice .............................................................. 301

6.3.2.3

Upravlja

ka jedinica memorije ................................................................... 303

6.3.2.3.1 Dijagram toka operacija ....................................................................... 303
6.3.2.3.2 Algoritam generisanja upravlja

kih signala ......................................... 310

6.3.2.3.3 Sekvenca upravlja

kih signala za upravlja

ku jedinicu oži

ene

realizacije .............................................................................................. 331

6.3.2.3.4 Struktura upravlja

ke jedinice .............................................................. 338

LITERATURA .............................................................................................................. 341

KONFIGURACIJA SISTEMA

unarski sistem sadrži procesor CPU, memoriju MEM, ulazno/izlazne ure

aje U/I,

ure

aj za kontrolu ispravnosti rada sistema FAULT i sistemsku magistralu BUS (slika 1).

Arhitektura procesora od programski dostupnih registara ima registre opšte namene. Tipovi

podataka sa kojima se radi su celobrojne 16-bitne veli

ine sa znakom i bez znaka. Format

instrukcija je promenljiv tako da se u zavisnosti od tipa operacije koriste troadresni,
dvoadresni, jednoadresni i bezadresni formati instrukcija. Na

ini adresiranja uklju

uju

registarsko indirektno, registarsko indirektno sa pomerajem, memorijsko direktno, neposredno
i registarsko direktno adresiranje, pri

emu se prva

etiri na

ina adresiranja specificiraju

eksplicitno odre

enim poljima instrukcije, dok se registarsko direktno adresiranje implicitno

koristi u aritmeti

kim instrukcijama, logi

kim instrukcijama i instrukcijama pomeranja i

rotiranja. Skup instrukcija uklju

uje instrukcije prenosa, aritmeti

ke instrukcije, logi

instrukcije, instrukcije pomeranja i rotiranja kao i instrukcije skoka. Prekidi uklju

uju

unutrašnje i spoljašnje prekide sa maskiranjem i prioritiranjem prekida, kontekst procesora se

uva na steku, a adresa prekidne rutine utvr

uje tehnikom vektorisanog mehanizma prekida.

Organizacija procesora je tako odabrana da je

ine dve odvojene jedinice i to operaciona

jedinica i upravlja

ka jedinica. Operaciona jedinica se sastoji od blokova registri, izvršavanje

operacija, povezivanje magistrale i opsluživanje prekida, me

usobno povezanih internom

magistralom. Za prikazanu operacionu jedinicu procesora date su

etiri mogu

e realizacije

upravlja

ke jedinice i to: oži

ena realizacija, mikroprogramska realizacija sa mešovitim

formatom mikroinstrukcija, mikroprogramska realizacija sa vertikalnim formatom
mikroinstrukcija i mikroprogramska realizacija sa vertikalnim formatom mikroinstrukcija i
nanoprogramiranjem.

Procesor po liniji inm dobija signal nemaskiraju

eg zahteva za prekid od ure

aja za

kontrolu ispravnosti rada sistema FAULT. Procesor po linijama

intr

dobija

signale maskiraju

ih zahteva za prekid od ulazno/izlaznih ure

aja U/I, a po linijama inta

inta

i inta

šalje signale dozvole prekida ulazno/izlaznim ure