VHDL sinteza

UVOD

Postoji nekoliko alata za sintezu koje prave različiti proizvođači. Oni se razlikuju u skupovima komandi i načinu na koji zadajemo ograničenja u sintezi. Većina prihvata jedino dizajn opisan na nivou transfera među registrima (RTL) i generiše kola sastavljena od logičkih gejtova i flip – flopova. Ove razlike su motivisale sastavljanje IEEE standarda 1076. 6, Standard za VHDL Register Transfer Level sintezu.
IEEE 1076. 6

• Standard definiše podskup VHDL jezika koji je „najmanji zajednički sadržalac” i koji bi trebalo da je prihvatljiv većini alata za sintezu.
• Standard iz 1999. Godine => koristiti VHDL – 87.
• Standard iz 2004. Godine => koristiti VHDL – 2002.

TIPOVI PODATAKA

Standardom su dozvoljeni samo sledeći tipovi:

• Tipovi nabrajanja, uključujući predefinisane tipove boolean, bit i character.
• Celobrojni tipovi, uključujući predefinisane tipove integer, natural i positive.
• Jednodimenzionalni nizovi skalara i predefinisanih tipovova bit_vector i string
• std_ulogic, std_ulogic_vector, std_logic i std_logic_vector, definisani u paketu std_logic_1164
• unsigned i signed, definisani u paketu numeric_bit
• unsigned i signed, definisani u paketu numeric_std