Master i slave interfejsi: wishbone port i vhdl kod
Prijava dokumenta
Napomena: Neke opcije za prijavu su dostupne samo nakon kupovine dokumenta.
WISHBONE
System On Chip
Interconnection Architecture
Uvod
Definiše dva tipa interfejsa:
master
slave

Povezivanje
Signali specifični za master-a
ACK_I
Ulazni
signal potvrde
, koji označava kraj ciklusa na magistrali
ADR_O(63..0)
Adresna magistrala
. Širina adrese se može menjati u zavisnosti od aplikacije
CYC_O
Cycle
izlazni signal koji ukazuje da je u toku transfer podataka na magistrali
DAT_I(63..0)
Ulazni podaci
. Širina magistrale može se menjati, u korelaciji je sa SEL_O
signalima
DAT_O(63..0)
Izlazni podaci
. Širina magistrale može se menjati, u korelaciji je sa SEL_O
signalima
ERR_I
Error
ulazni signal označava da je došlo da prekida ciklusa na magistrali usled
pojave neke greške
RTY_I
Retry
ulazni signal ukazuje da interfejs nije spreman da prihvati ili pošalje
podatke
SEL_O(7..0)
Select
izlazni signal ukazuje gde se nalaze validni podaci na DAT magistrali
STB_O
Strobe
izlazni signal ukazuje na validni ciklus. Slave uređaj dužan je da postavi
ACK, ERR ili RTY signal kao odgovor, na postavljanje STB_O signala.
WE_O
Write
Enable
izlazni ukazuje da li je u toku ciklus upisa ili čitanja
Povezivanje
Signali specifični za slave-a
ACK_O
Ulazni
signal potvrde
, koji označava kraj ciklusa na magistrali
ADR_I(63..0)
Adresna magistrala
. Širina adrese se može menjati u zavisnosti od aplikacije
CYC_I
Cycle
ulazni signal koji ukazuje da je u toku transfer podataka na magistrali
DAT_I(63..0)
Ulazni podaci
. Širina magistrale može se menjati, u korelaciji je sa SEL_I
signalima
DAT_O(63..0)
Izlazni podaci
. Širina magistrale može se menjati, u korelaciji je sa SEL_I
signalima
ERR_O
Error
izlazni signal označava da
slave
prekida ciklus na magistrali usled pojave
neke greške
RTY_O
Retry
izlazni signal ukazuje da slave nije spreman da prihvati ili pošalje podatke
SEL_I(7..0)
Select
ulazni signal ukazuje gde se nalaze validni podaci na DAT magistrali
STB_I
Strobe
ulazni signal ukazuje na validni ciklus.
Slave
postalja ACK, ERR ili RTY
signal kao odgovor.
WE_I
Write
Enable
ulazni signal ukazuje da li je u toku ciklus upisa ili čitanja

Blok transfer
Ovaj materijal je namenjen za učenje i pripremu, ne za predaju.
Slični dokumenti