Računarska elektrotehnika – VHDL

Uvod
VHDL (Very High Speed Integrated Circuits Hardware Description Language)
predstavlja programski jezik koji se koristi za opis hardvera. Koristi se za simulaciju i za
sintezu hardvera i to su dve oblasti primene VHDL-a kojima ćemo se baviti u okviru ovog
dela kursa.
Osim VHDL-a, u upotrebi su i Verilog, AHDL, ABEL, Cupl i drugi programski jezici u
ovoj oblasti, ali se VHDL i Verilog najviše koriste.
VHDL počinje da se razvija krajem 70-ih i početkom 80-ih. Danas, VHDL predstavlja
jezik pomoću kojeg se mogu opisati veoma složeni procesi, hardverske arhitekture itd. pa
kao takav predstavlja industrijski standard u ovoj oblasti. Razvoj VHDL-a kao standarda je
počeo 1986. kada je predložen prvi IEEE standard. Posle nekoliko revizija, u decembru
1987. je usvojen IEEE 1076 standard. Ovaj standard je 1993. imao reviziju, tako da je
danas uglavnom u upotrebi IEEE 1076-1993 standard (kraće VHDL93) iako je i posle toga
nastavljan razvoj na ovom standardu (poslednja revizija je bila 2002).
Iako VHDL predstavlja programski jezik i po elementima sintakse veoma podseća na
dobro poznate programske jezike (Pascal, C, C++ itd.), treba biti oprezan pri njegovom
razumevanju jer se on suštinski razlikuje. Osnovna razlika je u tome što je VHDL u suštini
paralelan jezik, a ne samo strukturalan kao što je recimo Pascal ili objektno orijentisan kao
što je C++. Pod pojmom paralelan se podrazumeva da se elementi VHDL programa u
suštini izvršavaju paralelno (konkurentno, istovremeno) jer VHDL nastoji da opiše fizički
sistem, najčešće, neki digitalni sistem. U strukturalnim programskim jezicima program se
izvršava po principu “naredba po naredba” i na unapred predviđen, sekvencijalan, način.
Digitalni sistemi gde recimo imamo više ulaza u zavisnosti od kojih se menja izlaz, način
izvršavanja VHDL programa koji opisuje takav sistem se značajno razlikuje i ne postoji
pravilo po kojem se svaki program izvršava, već način izvršavanja zavisi od konkretnog
programa. Kasniji primeri će bliže pojasniti način izvršavanja VHDL programa.
U realnim sistemima imamo odgovarajuća kašnjenja logičkih kola i drugih elemenata
sistema, i njihovo modelovanje je omogućeno u VHDL-u. Dakle, pomoću VHDL-a je
moguće modelovanje veoma složenih sistema i nivo dubine opisa hardvera i abstrakcije
zavisi isključivo od programera i njegove potrebe.